实现先进晶圆级封装技术的五大要素

时间: 2024-02-03 16:11:29 |   作者: 新闻动态

  追溯芯片封装历史,将单个单元从整个晶圆中切割下来再进行后续封装测试的方式一直以来都是半导体芯片制造的“规定范式”。然而,随着芯片制造成本的飞速提升以及消费市场对芯片性能的不断追求,人们开始意识到革新先进封装技术的必要性。

  对传统封装方式的改革创新,促成了晶圆级封装技术(Wafer Level Package,WLP)的“应运而生”。

  晶圆级封装技术可定义为:直接在晶圆上进行大部分或全部的封装、测试程序,然后再来安装焊球并切割,产出一颗颗的IC成品单元(如下图所示)。

  晶圆级封装技术与打线型(Wire-Bond)和倒装型(Flip-Chip)封装技术相比,能省去打金属线、外延引脚(如QFP)、基板或引线框等工序,所以具备封装尺寸小、电气性能好的优势。

  封装行业的领跑者们大多基于晶圆模式来批量生产先进晶圆级封装产品,不但可利用现有的晶圆级制造设备来完成主体封装制程的操作,而且让封装结构、芯片布局的设计并行成为现实,进而显著缩短了设计和生产周期,降低了整体项目成本。

  优化电、热特性,非常适合于射频/微波、高速信号传输、超低功耗等应用;4.

  封装尺寸更小、用料更少,与轻薄、短小、价优的智能手机、可穿戴类产品达到完美契合;5.

  PCB或基板(Substrate)互连的关键技术。凸块的选材、构造、尺寸设计,受多种因素影响,如封装大小、成本及电气、机械、散热等性能要求。

  FIWLP)技术,业内亦称晶圆级芯片规模封装(Wafer Level Chip Scale Package,WLCSP)技术,是当今各类晶圆级封装技术中的主力。近两年,扇入型晶圆级封装产品的全球出货量都保持在每年三百亿颗以上,主要供给手机、智能穿戴等便携型电子科技类产品市场。

  I/O)信号接口的数目大幅度的增加,凸块及焊球间距(Bump Pitch & Ball Pitch)的精密程度要求渐趋严格,再分布层(RDL)技术的量产良率也因此越发受重视。在这种背景下,扇出型封装(Fan-Out Wafer Level Package,FOWLP)及扇入扇出混合型(Hybrid Fan-In/Fan-Out)等高端晶圆级封装技术应运而生。下图所示为FIWLP(左)、FOWLP(右)的典型结构:

  Re Distribution Layer, RDL)技术大多数都用在在裸芯(Bare Die)和焊球之间重新规划(也可理解为优化)信号布线、传输的路径,以达到将晶圆级封装产品的信号互联密度、整体灵活度最大化的目的。RDL的技术核心,简单来说就是在原本的晶圆上附加一层或多层的横向连接,用来传输信号。

  值得注意的是,在该方案中有两层电介质(Dielectric)材料,用来保护被其包裹的RDL层(可理解为应力缓冲)。另外,凸块冶金(Under Bump Metallurgy,UBM)技术在这里也派上了用场,来帮助触点(Contact Pad)支撑焊球、RDL还有电介质。

  MCM)乃至系统级封装(SiP)产品在5G、AI、高性能运算、汽车无人驾驶等领域的普及,2.5D和3D晶圆级封装技术备受设计人员青睐。下图所示为2.5D(左)和3D(右)晶圆级封装技术。

  CPU、GPU、ASIC、PHY的信号互联,也可通过再分布层(RDL)或硅介层(Silicon Interposer)技术来实现。但是,3D堆叠起来的多个高带宽存储(High-Bandwidth Memory,HBM)芯片与其底部的逻辑类芯片的信号互联,则由硅穿孔(Through Silicon Via,TSV)技术来实现。当然,以上几种互联(Interconnect)如何取舍,需根据实际规格、成本目标具体问题具体分析。

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